系统级封装（system in package；sip）结合内嵌式（embedded）印刷电路板（printed circuit board；pcb）技术虽符合移动设备小型化需求，然于供应链与成本存在问题，另一方面，扇出型晶圆级封装（fan-out wafer level package；fowlp）不仅设计难度低于矽穿孔（through silicon via；tsv） 3d ic，且接近2.5d ic概念与相对有助降低成本，可望成为先进封装技术的发展要点。
sip可堆叠多颗芯片，搭配内嵌式pcb技术，将被动元件或无法sip的芯片内嵌于pcb，再封装sip于pcb上，将有利于设备缩减体积，然因pcb的配线密度低于芯片，在内嵌芯片于pcb前，尚需经过可增加接点（pad） 间距的重新配置层（re-distribution layer；rdl）制程，此造成供应链结构复杂，且一般pcb的制程良率约95%，采用内嵌式pcb技术，在pcb制程中5%的瑕疵品内将含有价格较高 的芯片，亦将在成本构造上产生问题。
另一方面，为增加芯片与载板、pcb间的i/o（输入／输出）数，tsv 3d ic的概念渐成形，然其设计难度高，因此出现2.5d ic，亦即在芯片与pcb间使用矽中介层（interposer），再进行tsv，而由于2.5d ic相对tsv 3d ic不利于缩小体积，且存在tsv矽中介层成本甚高等问题，是以接近2.5d ic概念但有利于降低成本的fowlp技术渐受重视。
digitimes research观察，fowlp在比芯片更广的面积中构成凸块阵列（bump array），可对应配线密度较低的载板凸块接点尺寸与间距，因不使用既有打线，其内部连结较短，有利于缩减整体封装厚度，且未使用打线与中介层，亦有助 于降低成本，可望成为先进封装技术的发展要点。
2.5d/3d ic及扇入型／扇出型晶圆级封装比较
资料来源：novati、spts、lig投资证券，digitimes整理，2015/5
